IC版图设计交流
- · 什么是PMET效应?12-30
- · 如何将calibre窗口的字体调大一点?12-30
- · CMOS工艺下的Diode结构ESD12-30
- · 为什么做ESD的mos,一般都是D端,且要做的比较宽一点,可以讲清楚原因么?12-30
- · 求教怎么在Cadence导入edif文件,需要填哪些12-30
- · 请问laker可不可以实现在两层金属上铺满菱形的CONTACT?12-30
- · 请教calibre脚本12-30
- · 关于源极跟随器的一些问题12-30
- · layout里面的search怎么用,不会设定参数啊12-30
- · Calibre run LVS 时遇到的奇怪问题,求解决12-30
- · 本科生从事 IC LAYOUT 在成都MPS公司发展前景如何?12-30
- · 请问大侠们以下的具体含义是什么啊?12-30
- · 有没有了解侧壁电容的给介绍下12-30
- · IP综合时的device 单位问题12-30
- · current density of the metal layer12-30
- · spice model metal sheet resistance12-30
- · A Review of an Analog Layout Tool called HiPer DevGen12-30
- · IC615导入gds文件出错--急12-30
- · lakerOA_mapfile12-30
- · 如何提取metcap 与sub间的寄生电容?12-30
- · layout里面怎样操作可以隐藏掉一个图层12-30
- · csmc里的mark slot net pin drawing各层用途?区别?联系?12-30
- · 关于Adjusted by Zener Diode fusing method资料有吗12-30
- · lvs报错报的是正确错误12-30
- · 模拟部分,数字部分,IP在跑总图验证的时候如何处理?12-30
栏目分类
最新文章