Calibre run LVS 时遇到的奇怪问题，求解决
calibre在lvs发现同一根net上有两个不同的label时就会有这个warning.确定没有问题的话可以忽略。或者你就把底层的label删掉应该也能消除这个warning.
楼上的估计没明白我的问题。这同一根net上有不同的label是在不同的层次上的。我的意思在顶层我用一根metal把底层的两根不同label的metal给short掉了。而其他模块也有相类似的情况，只是顶层时，short的metal仅仅是连线metal而没有打上label引出去。这种情况就不报warning。所以才觉得这种情况奇怪。不知道我那个地方是不是设置有问题，还是calibre用法理解不透。
要看 rule file 的內容 協助判斷
亲，请相信我看明白了你的问题，但是我之前的处理一般是忽略或者想办法消除，的确不理解这个验证的原理，因为我也遇到过同样的问题，所以来帮你顶贴。在我之前的实验中，我发现command file中，TEXT DEPTH这个命令可以影响到这个结果，但是我不能确定是否所有的这个类型的warning都可以通过这个命令消除，仅是提出来更供参考。
图片是我重现你的描述的验证结果：
extraction 里面的warning 不需要看太多的，只要看top上的即可， 否则太多了
十分感谢详实的解答。有图有真相。这个TEXT DEPTH 一般都会设置为 primary的，也即仅仅识别TOP层的label。不知道你说的这个怎么设置可消除这个warning。目前，我只能忽略它了，或者 run flatten 就没问题了。
感谢b哥顶贴。这个extraction report我们要求必须要clean的。因为大部分都喜欢run hierarchy LVS.所以，一直在思考这个解决方法。不过还好，跑flatten的时候是OK的。
我在刚才的实验中发现，在我的那个重现案例中，如果heri run的话，我把text depth设置为all，则会出现该warning，但是按照惯例设置成primary，则不会出现warning，如果小编之前的结果是primary时出现的，我也怀疑还有其他因素可以影响到该warning。
b哥，估计后端PR还要靠您老人家给帮忙培训下了。一旦你有空，给我个信息吧。你说的那些大神都在深圳。太远了。
65nm以下全是hier lvs，根本没法做flattenlvs ， design也大了，
extraction warning 我们一般只看top层的，下面的太多了没法看，
不错，如你所说，这个设置是引起该问题的首先考虑因素。但是，我这边首先就排除了这个因素。应该是还有其他的原因。我很奇怪的是calibre run Hier LVS的时候，生成的*.sp网表，它为什么不是和Sche对应起来的hier level?有的sub block版图网表有，而有的成为ICV* blocks,和电路网表比对起来，貌似calibr生成的版图网表则是乱七八糟，面目全非。既然是Hier的，为什么不能和sche保持一致?
在hcell中把sub block layout source 写全了就不会有warning 了，我也碰到过的。我们也要求把warning全都clean的
我们也一般只看top层的
网表*.sp的层次应该是和layout对应的
生成的sp和layout完全一致是不太可能的。举个例子，A cell中有两个子cell B和C，B中有一段OD，C中有一段PO，两者合并成为一个MOS，那这个MOS体现在那个cell中呢?A B C都不合适，所以sp中会有seedPROM来解释这种情形。
我们也只要求清掉顶层的extract warning，工艺往下走，子cell那么多，根本看不下来。flatten能把机器跑死
涨涨人气
十分谢谢各位大神的帮助。这边我try了几遍又有了结果。貌似顶层short掉的底层的2个pin net的metal 放不同的地方时有影响。我把short用的metal放在底层模块的pin boundary外面，结果就不报了。如果放在block内部，就一定会报warning。这个难道是calibre的一个bug，我用pvs 跑了就没有此类现象。