• · 有关工艺移植需要注意的问题12-30
• · encounter中set_false_path是否会影响到Clock.ctstch的产生12-30
• · def 重新opt12-30
• · dummy12-30
• · 综合时一定要用CCS model吗？ 毕竟综合时还没有physical呢！12-30
• · 关于IC Complier中Lab1的RISC12-30
• · encounter nono route之后在电源线附近出现大量violation12-30
• · perl里调用tcl的疑问12-30
• · 数模混合电路的APR问题求教？12-30
• · EDI中如何根据port name抓出与其相连的FF（急待解决）12-30
• · caps between logic12-30
• · STA时，门控时钟违例问题12-30
• · 包括时钟产生模块的电路综合问题12-30
• · encounter lef问题请教12-30
• · 新手问题：电源网络线遇到 IP block产生开路violation，如何解决？12-30
• · encounter load pad的lef库文件出错（已解决）12-30
• · 求助，STA时发现某些cell的延迟异常的大，12-30
• · PT问题：min_capacitance 违例12-30
• · bottom-up综合后做formality应该注意什么12-30
• · 异步时钟之间怎么设置constraint检查setup和hold？12-30
• · verify_drc出现下面的错误，请问ICC一般怎么修改呢？12-30
• · 请教由于异步时钟产生的负的setup\hold slack12-30
• · IC版图设计工程师培训班招生简章12-30
• · LVS问题求助12-30
• · 用modelsim仿真dc综合后的网表，内含自己定制的单元，报错12-30