IC后端设计交流
- · cts 时的transition问题12-30
- · 关于calibre的lvs时,不能从版图中提取电容的问题?12-30
- · DC报告里面的min_capacitance怎么算来的12-30
- · 关于scan_enable的timing问题12-30
- · calibre里做DRC,为什么rve里老显示DRC结果是空的?12-30
- · 请教,foundary的一些基础概念问题12-30
- · 怎么样trace clock?12-30
- · 请教:在SOC Encounter中1p4m的工艺只使用M1到M3都需要哪些设置?12-30
- · sdf与门级网表不匹配12-30
- · encounter 生成的netlist问题12-30
- · dc warning 求助12-30
- · 实在搞不定了12-30
- · 哪些大大做过用数字layout的black模块直接做PR的啊?12-30
- · CSMC.18 在做ICC时check_library出现port mismatch的问题12-30
- · ideal clock place_opt后还有1.5ns的setup12-30
- · EDI9.1的脚本12-30
- · starr 抽虚拟线的RC12-30
- · Hercules的DRC检查出现问题:FLT_NW12-30
- · ICC 进行route时出现fatal error,高手帮忙分析一下12-30
- · 插入pad12-30
- · 电路中有两个时钟域,DFT时候如何让一个高速时钟域不插入扫描链12-30
- · 在优化时,什么时候使用ideal clock ?12-30
- · 综合编译选项为scan出现的问题12-30
- · 关于IO的选择问题12-30
- · 请问 用什么指令在dc里把综合之中的错误,在文件里报告出来12-30
栏目分类
最新文章
