微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 微电子和IC设计 > IC后端设计交流 > ideal clock place_opt后还有1.5ns的setup

ideal clock place_opt后还有1.5ns的setup

时间:10-02 整理:3721RD 点击:
请教大牛们,
用ICC工具做了place_opt后发现还有1.5ns的violation,并且有比较多的path, 这个时候时钟还是ideal的,后面长完tree,再优化还是搞不定。没辙了。
个人觉得在ideal的时候,应该没有setup,才能往后走,靠后端修setup,很费劲
大家帮帮忙,想想办法。谢谢大家

看具体的path了,贴个具体的timing report

要求DC后无SETUP的VIOLATION,然后后端再作.

小编说了句大实话

三楼问的好, 想知道DC之后的setup timing如何? 别把压力都让自己扛!

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top