IC后端设计交流
- · 求问verilog导入virtuoso原理图时global signal的问题12-30
- · encounter导出网表问题12-30
- · encounter 13.1 lef 载入问题12-30
- · icc导出gds时候工具提示warning12-30
- · 为什么说ICG放在较高层次时enable信号的setup不容易收敛呢?12-30
- · layout中如何导出坐标12-30
- · 新生自学后端很茫然,希望过来人指导一下规划12-30
- · ERROR(SIM-354): None of the switches has timing window12-30
- · 设计读入的时候如何判断是否有问题?12-30
- · dc综合时如何给所有的input和output端口添加buf12-30
- · clock insertion delay较小,skew很大怎么debug12-30
- · net VSS VDD 不会有ANTENNA问题嘛?12-30
- · 关于cts时的pin12-30
- · StarRCXT 跑不出结果,是什么问题啊?12-30
- · 用GDSII檔在Astro作FRAM VIEW時遇到的port type table 問題 12-30
- · gds 导出后连线问题12-30
- · 如何用cts来修hold问题12-30
- · 求助,icc 做route时候提示killed并退出软件的原因12-30
- · ICC layout放大12-30
- · timing model中的所有std cell的max_transition12-30
- · 求助大神,CTS时候虚时钟需要特殊处理吗?12-30
- · cts之后对set_input_delay -clock clk的影响12-30
- · 请教如果芯片采用Flip-chip封装,那么芯片设计完成需要给封装人员提供哪些文件?12-30
- · 请教一下 达人,tluplus文件是用来干嘛的,在计算delay起了什么作用?12-30
- · set_voltage问题12-30
栏目分类
最新文章
