求问verilog导入virtuoso原理图时global signal的问题

后端菜鸟一枚，求问综合后的verilog代码导入virtuoso，生成原理图的时候，设置了power net name/global net name，如下图。

但是，打开原理图，每个Cell的VDD ，GND都没连，而且global信号SX、NW也都没连，如下图。求高手解答。

同问阿。也请教LZ，解决了么?