ICC后将gds导入virtuoso进行LVS

我在ICC中写出gds以及verilog文件，然后通过v2lvs将verilog文件转换为spi文件此时出现如图1所示的warning，请问有没有关系，并且有何解决办法

另外，我将gds导入virtuoso后，并写了一个网表即TOP.sp用来作为电路网表进行LVS，写出的网表如下

但是进行LVS出现如下错误，实在找不出哪里的问题，在icc中lvs是可以通过的，请求高手指点

求救啊

看你的LVS结果是网表中缺少SDW4这个cell 你查查看网表吧

用hcell做hierarchy试试吧

hcell做hierarchy怎么做，没做过啊

不知道什么是hcell?

hcell岂不是把那些单元都当做黑盒子处理吗?难道我每个标准单元都要编写hcell吗?

还有我想请问你知道layout case yessource case yes
是什么意思?在哪里可以设置吗?
我现在出现电路的网表不区分大小写的问题，比如n22与N22两条net会认为接在一起了，该怎么办?急求答案

上面问题基本上解决了，但现在还有一个错误如图示，可以看到版图中与电路中有一个单元不匹配，但是我查看了网表，电路网表中这几个管子构成的此单元是L304单元，然后我回到版图中也是此单元，但声称的版图网表单元是被打散了，实际上此单元应该是由4个pmos和4个nmos构成，而生成的网表中确有4个pmos和8个nmos构成（如报告中所示），不知道为什么版图网表会生成错误，而且尺寸我也比较过了，请求大侠的帮助啊

这个ADC_0808是你们自己做的么?很多问题光看这个报告无法体现的，建议你先单独做这个单元，看看能不能做通。不通单独查这个模块，通的话查外面和这个模块的连接关系等问题

小编您好！请问ICC将gds导出的详细步骤是什么，我这边导出的gds再导入virtuous出错

是不是virtuoso里的lvs option，需要选simple