为什么在primetime中，导入层次化设计的netlist时，上层模块和下层模块建立不起联系？

不知道为什么不能完全读取层次化设计中的module，在PT中，上层模块和下层模块中建立不起联系，link_design文件中总是一堆warning。是什么原因?网表的机器报的，会有问题吗?还是tcl脚本又问题?但在导入展平式式设计时就没有问题，很愁人啊，大家都来帮帮忙啊，说说自己的看法，看到底怎么回事?

具体把log贴出来啊

scacacvavqawegvwg

来看看！

是不是pt的版本与db的库的版本不匹配导致.

scavvavasvav

关注中。

关注中。

thankxxx

先看log，具体问题具体分析啊！

先读底层的模块再读上层的，先后顺序很重要

同问，求解！

顺序对了也不行呀！

什么意思啊

小编，问题解决了吗，有同样的问题，请教教怎么解决吧

我也遇到了PT读入Verilog时，只能link到top module，底下的子module都link不到，
请各位帮帮忙，如何解决，小妹不甚感激

我也遇到了PT读入Verilog时，只能link到top module，底下的子module都link不到，
请各位帮帮忙，如何解决，小妹不甚感激
读入Verilog后link的log如下：
Loading db file '../ref/max.db'
Linking design SPI_PCM…
Warning:Unable to resolve reference to 'SERIALSLAVE' in 'SPI_PCM'.(LINK-005)
Warning:Unable to resolve reference to 'TESTOUTSEL' in 'SPI_PCM'.(LINK-005)
Warning:Unable to resolve reference to 'PCM' in 'SPI_PCM'.(LINK-005)
……
Information:Creating black box for U1/SERIALSLAVE…(LINK-043)
Information:Creating black box for U2/TESTOUTSEL…(LINK-043)
Information:Creating black box for U3/PCM…(LINK-043)
……
Information:251(88.3%) library cells are unused in library max.db……
******************************
SERIALSLAVE,TESTOUTSEL，PCM等是子module

确保link_path的第一个值是*星号

至少应该把warning内容贴出来噻

mark，同求答案~

我记得应该设置一下set_top_implementation选项吧

正解！