clock insertion delay较小，skew很大怎么debug

skew不可能比 insertion delay 大，除非不是同一个 clock, 因为 insertion delay 不可能是负的，可能是你对所用的 command 理解错了。
看一下是哪对 sink 的 skew 特别大，它们的 insertion delay 分别是多少

我说的大小都是相对于自身的，不是两者比较。比如insertion delay 1.2 ns，相对来说可以接受，但是skew 200ps，相对来说太大

那你这组数据并不能体现什么具体问题。在我看来它们很合理，它们本身又没有比例关系，怎么优化依赖于 design 本身和你给的约束，当然还有 tool 的能力。你可以把 target_skew 设成一个比较小的数而不是0试一下

最后的skew和你所设的skew到底是什么关系?设的越小不一定最后的skew就小?