关于insertion delay的问题

这个问题。等着陈老大等牛人解答，嘿嘿
我先胡说下……
insertion delay就是字面意思。
我觉得难的是关于min insertion delay
通常min insertion delay都设成0.。在hier的设计中才会有不为0的需要吧

说得很对，继续

汗，木有咧。俺知道的大概差不多就这么多。
为什么会有min insertion delay这么个东西。我只知道hier的时候不同的block之间做balance时也许会有用。其他方面就不知道啦

先谢过yueluofenghen了，不过还是不是很明白啊，有没有高人再给小弟解释下啊?

insertion delay 是我们通常说的source latency吧即时钟源到我们定义的时钟点的延迟；
到这里还有个相近的概念叫network latency,是我们定义的时钟起点到时钟叶节点clock pin的延迟。
至于min insertion delay 期待分享

楼上。真不是。

我知道默认情况下insertion delay的值是为零的。那请问下什么情况下才需要手动去设置这个值呢?

对于普通小的设计，不含PLL等
insert delay 也就是 network latency
对于设定cts中的Mindelay，建议设置为0。如果不设置为零，cts时工具会在root与第一级buffer间加buffer，以满足你设定的值，这样不推荐
其他情况另当别论。

那如果有PLL呢，该如何设置?作用是什么?

那就得考虑source latency

反了吧?
在没有PLL时，有时需要考虑clock的source latency
一般在有PLL时，可以不计source latency，因为时钟经过PLL锁频后，除了频率以外，与参考时钟就没什么关系了。如果考虑PLL的de-skew，则另当别论

貌似没有看到完全回答问题的回复，而且回帖中的提问也没有回复，请问lz为什么把题目换成【已解决】呢?呼吁大家都尽量严肃一点，毕竟这是我们自己的交流空间，对自己也是一种负责任的态度。
Insertion delay是指clock root pin和flip flop的clock sink pin之间的延时。CTS为了min skew,会插入clock delay,从而产生insertion delay, 一般试图找到min latency，CTS算法目标就包含获得一个min latency.
我们需要最小的skew来得到更好的timing，但是关心min latency如何能得到chip更好的performance呢?
详细说下，如果你有两个flops，为了满足capturing flop的setup要求，我们会试图使得第一个flop的clk-q延时最小。
同样的，当你有两个blocks或modules，而且它们之间有interacting，我们会试图使得insertion delay小，来满足第二个块的第一个flop的setup.为了方便理解，在这里你可以把这两个块分别“看成”两个flops。
简而言之，当两个moudles/blocks相互作用interacting时,min latency有用，可以帮助时序收敛。

"详细说下，如果你有两个flops，为了满足capturing flop的setup要求，我们会试图使得第一个flop的clk-q延时最小。"
这一段看不懂。什么是capturing flop 啊?其setup要求有什么特殊之处吗?clk-q 又是什么啊?

我的问题和13楼的一样，希望ikey能帮忙解答，谢谢！

"详细说下，如果你有两个flops，为了满足capturing flop的setup要求，我们会试图使得第一个flop的clk-q延时最小。"
这一段看不懂。什么是capturing flop 啊?其setup要求有什么特殊之处吗?clk-q 又是什么啊?
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对于reg2reg，check timing。ff也可以叫reg。
第一个ff叫launching flop,第二个叫capturing flop，你可以理解成发射和接收ff。
clk-q是一个timing arc，从ff的clk端（时钟）到其的q端（输出）。
setup的要求详细请参考陈大大的基础知识帖。

这个帖子 讨论的内容很好呀，顶一下

DC man set_clock_latency 有这样一句话：
“Clock source latency (also called insertion delay) is the time it takes for a clock signal to propagate from its actual idealwaveformorigin pointtothe clock definition point in the design.”
但 DC的 lab4 中关于clk有这样一句话：
“The maximum insertion delay from the clock port to all the internal and external register clock pins is300ps +/- 30ps .”
Lab给的约束是:set_clock_latency -max 0.3 [get_clocks clk]
为什么不一样啊?

不太明白，即使有了PLL 那从PLL出来的时钟到我的 design 也会有 latency吧 为什么就不需要了呢

受教了，哈哈

所以想问下，insertion_delay在hierarchy的design中规定非0的最小值，是不是为了balance其他的module的skew啊?谢谢！