• · 广州地区急招Altera FAE，有兴趣的工程师速与我联系。11-16
• · 使用fmccoms4-ez来做延迟信号处理11-16
• · 求一个verilog写的RS232收发3个字节的代码啊！11-16
• · RAM—based shift register如何设置11-16
• · quartus2和modelsim—altera仿真rom ip11-16
• · 小白问verilog程序应该怎么写好呢？11-16
• · fpga图像实时采集，如何实时求取视频图像的两个光斑的质心坐标？一个光斑点本人已求出11-16
• · 培训心得11-16
• · FPGA 中已经烧进去了基于RISC-V 处理器(开源CPU)，怎么才能把编译好嗯.elf文件加载到FPGA 中执行11-16
• · 转：9年FPGA工作总结，苦海无涯，穷逼多11-16
• · CPCI与PCI11-16
• · verilog 模块端口在调用时如何实现端口位宽可控11-16
• · 图像处理、模式识别11-16
• · 组合逻辑中的always后面的敏感事件表是高电平触发还是电平发生翻转的时候触发？11-16
• · 三八译码器出现奇怪的问题11-16
• · 专业BGA植球，BGA返修，BGA焊接。11-16
• · FPGA + PXI总线技术11-16
• · 想问一下关于FPGA的东西，希望大神可以帮帮我，我小白一个！11-16
• · 以太网传图帧缓存设计11-16
• · matlab串口收发时钟的问题11-16
• · xilinx SDK无法新建BSP工程，重装软件仍然存在此问题。11-16
• · 为什么在FPGA中读取FIFO时，读的第一个数据和第二个数据之间会有两个时钟周期的延迟呢？11-16
• · fpga仿真和实际硬件测试结果11-16
• · memory 使用问题---综合问题11-16
• · FPGA编写的串口发送给WiFi显示出来的汉字乱码11-16