为什么在FPGA中读取FIFO时，读的第一个数据和第二个数据之间会有两个时钟周期的延迟呢？
时间：10-02
整理：3721RD
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在使用Modesim仿真时，读FIFO的第一个数和第二个数据之间有2个时钟的延迟，这是什么原因造成的啊
可能是两个原因，1、写入的时候就写进去了3个0；2、FIFO的配置有问题。
源代码贴出来看看。
你这张图是啥东西?
时钟在哪?读使能在哪?你说的第一个数据是指0，第二个数据是指1吗 ?
这不是延时，而是从FIFO中读出来的两个空数据，跟你设置的FIFO的模式有关系
这个不叫延迟
个人觉得，如果时序对齐的话，可以找一下进入fifo设置，查看fifo的工作模式，选择show ahead ,模式看看