小白问verilog程序应该怎么写好呢？

刚开始学习FPGA，看了几家推出的视频教程，各有风格，实在无所适从；锆石科技写的程序好像都是对每一个信号进行先时序、后组合逻辑，而开源骚客全篇都是对每一个信号进行时序逻辑编写；请问大神，这有什么区别，为什么要这样写，谢谢了！