• · 过程（procedure）里面允许存在进程（process）语句吗？12-25
• · 一位在校生的疑问12-25
• · 数据采集 VHDL设计 （求助高手！）12-25
• · 请教SystemVerilog中alias的问题12-25
• · 让我们为地震中的人们做些什么吧。12-25
• · 菜鸟求教：关于FPGA的时钟12-25
• · 请教FPGA之间数据交换的最经济方法12-25
• · 两个问题，路过的看看12-25
• · 是我的fpga管脚输出能力不够，还是匹配问题,还是？大家看看12-25
• · 用CPLD精确延时几个ns怎么做？12-25
• · 仿真时出现不定状态请教12-25
• · modelsim仿真一定要有源程序文件吗？12-25
• · verilog中的for 语句12-25
• · 请教各位一个modelsim的问题12-25
• · 请教，不知问题出在哪里12-25
• · q2和modelsim仿真波形为何会有差异？12-25
• · 请教一个问题，急急急急！12-25
• · modelsim仿真ip核问题12-25
• · 问个lpm_ram_dq的问题12-25
• · modelsim仿真问题求救12-25
• · 使用ise project navigator ，如何下载文件到cpld中12-25
• · quartusii仿真求助12-25
• · 请问单片机与CPLD接口12-25
• · 关于USB2.0 PHY问题，做过的进来看看！12-25
• · 继续求助PFGA验证12-25