请教，不知问题出在哪里

我在对编写的Verilog程序进行modelsim仿真时，发现对于if的begin--end块中的语句，在条件成立时有的执行，有的不执行，不知大家遇到过这种情况么?不知问题出在哪里?

最好能把问题贴出来，大家才能帮忙分析。