FPGA,CPLD和ASIC
- · DC综合出的verilog网表导入cadence不太对12-26
- · ncverilog设置求助12-26
- · SATA COMRESET时,tx差分线上到底是什么样的12-26
- · 跪求memory compiler生成的 一些存储器的行为级模型12-26
- · GTX GTH通信问题12-26
- · 请教大家关于pll的一个问题12-26
- · 有没有使用leon3核的FPGA12-26
- · 状态机综合后有毛刺如何解决12-26
- · 请教一个有关pcie的问题12-26
- · 关于nios II中的中断问题12-26
- · SDRAM的odt和dqs12-26
- · lib文件中cell属性dont_touch和dont_use12-26
- · 求助Verilog生成数据到txt文件12-26
- · 会FPGA但不会ARM的人去学Zynq是否难学会?请了解的同仁们说说看。12-26
- · 怎么看懂timequest的时序报告啊12-26
- · 状态机占的资源多吗?12-26
- · 关于microblaze设置自定义寄存器的读写问题12-26
- · 4000元现金找人做一个MIMO相关的通信matlab仿真12-26
- · 求教Beyond Compare linux下应该怎么破解?12-26
- · 如何将QUARTUS中的各个模块生成框图并连接12-26
- · VCS+NANOSIM仿真问题请教?!12-26
- · hspice求解sram静态噪声容限及功耗12-26
- · 疑问解决12-26
- · 怎样用Verilog将不同频率时钟同步在一起12-26
- · 为什么有些芯片介绍管脚时用的ballout而不是pinout12-26
栏目分类
最新文章