微波EDA网,见证研发工程师的成长!
2025婵犵數濮撮惀澶愬级鎼存挸浜炬俊銈勭劍閸欏繘鏌i幋锝嗩棄缁炬儳娼¢弻鐔告綇閸撗呮殸缂備胶濯崹鍫曞蓟閵娾晜鍋嗛柛灞剧☉椤忥拷04闂傚倸鍊搁崐鎼佸磹妞嬪海鐭嗗〒姘e亾妤犵偞鐗犻、鏇㈡晜閽樺缃曢梻浣虹帛閸旀洟骞栭銈囦笉妞ゆ牜鍋為悡銉╂煟閺囩偛鈧湱鈧熬鎷�14闂傚倸鍊搁崐鎼佸磹妞嬪海鐭嗗〒姘e亾妤犵偞鐗犻、鏇㈡晝閳ь剛绮eΔ浣虹闁瑰瓨鐟ラ悘鈺冪磼閻欌偓閸ㄥ爼寮婚妸鈺傚亞闁稿本绋戦锟� 闂傚倸鍊搁崐鎼佸磹妞嬪海鐭嗗〒姘e亾妤犵偞鐗犻、鏇㈠Χ閸屾矮澹曞┑顔结缚閸樠冣枍瀹ュ洠鍋撶憴鍕;闁告濞婇悰顕€宕堕澶嬫櫌婵犵數濮撮幊澶愬磻閹捐閿ゆ俊銈勮兌閸欏棝姊虹紒妯荤闁稿﹤婀遍埀顒佺啲閹凤拷濠电姷鏁告慨鐑藉极閹间礁纾婚柣鎰惈閸ㄥ倿鏌涢锝嗙缂佺姳鍗抽弻鐔虹磼閵忕姵鐏堢紒鐐劤椤兘寮婚妸鈺傚亞闁稿本绋戦锟�
搜 索
首页
微波射频
射频和无线通信
天线设计
硬件设计
PCB和SI
通信和网络
测试测量
应用设计
研发杂谈
研发问答
首页
>
研发问答
>
嵌入式设计讨论
>
FPGA,CPLD和ASIC
> DC综合出的verilog网表导入cadence不太对
DC综合出的verilog网表导入cadence不太对
时间:10-02
整理:3721RD
点击:
如图,导入cadence时生成了一个basic库里面的cds_trust,这是什么情况?
DC里面也没有出现这个元件。
回复 1#
长河柱天
上一篇:
ncverilog设置求助
下一篇:
关于Synopsys 的.lib和.db文件的问题
导入
不太
DC
verilog
cadence
相关文章:
怎样把dc综合出来的错误信息导入一个文件呢?
veriolg为什么不能导入图像文件?
quartus5,管脚约束文件csf怎么导入?
数字下变频中的抽取和直接降低AD的采样率有什么区别?
TDC(time-to-digital converter)中进位线级联测量时间
有做过基于FPGA的TDC的吗?
栏目分类
移动通信
微波和射频技术
无线和射频
PCB设计问答
硬件电路设计
嵌入式设计讨论
手机设计讨论
信号完整性分析
测试测量
微电子和IC设计
射频专业培训教程推荐
高级射频工程师养成培训教程套装
全方位学习射频专业知识,提升研发工作能力,助您快速成长为优秀的射频工程师...
中级射频工程师养成培训教程套装
精选30多门射频培训课程,专家授课,助学员快速达到一个合格射频工程师的要求...
Agilent ADS 教学培训课程套装
专家授课,全面讲解ADS各种功能和工程应用;助您用最短的时间学会ADS...
HFSS学习培训课程套装
资深专家授课,全面讲授HFSS的功能和应用,帮助您全面系统地学习掌握HFSS...
CST微波工作室培训教程套装
李明洋主讲,全面讲授CST各项功能和工程应用,助您快速自学掌握CST设计应用...
射频基础培训课程
万丈高楼平地起,这些课程为你在射频技术领域大展拳脚,打下坚实的专业基础...
微波射频测量操作培训课程合集
购买合集更实惠,网分、频谱仪、示波器、信号源,我要样样精通...
天线工程师培训课程套装
全面解析天线设计理论和天线设计实作,助你快速成长为一名优秀的天线设计工程师...
手机天线设计培训教程
全面讲解手机天线设计和匹配电路设计,高清视频、专家授课、实例讲解、直观易学...
热门文章
求助vcs仿真xilinx的库的问题
新版破解器 Quartus II 13
Vivado中做MicroBlaze实验 S
“ Could not start or
modelsim仿真
VCS2016 求助
求助! modelsim显示 :
用Verilog语言编写SJA1000 C
Copyright © 2017-2020
微波EDA网
版权所有
网站地图
Top