DC综合写约束的时候遇到问题了

需要综合的模块有三个时钟，我在设置input_delay时应该怎么设置?
以前都只有一个时钟，set_input_delay -max 4 -clock CLK [all_inputs]
现在是不是需要对三个时钟设置三个input_delay，如果是这样，那后面的[all_inputs]该怎么写呢?

查查 multi-clock就知道了吧

能说清楚一点吗 不是很明白，你说的multi-clock在哪里看 我还是个初学者

get_ports

你要看那个输入或者输出信号是对应的哪个时钟域的
比如：
set_input_delay -max 4 -clock CLKA[get_ports "dina dinb"]
set_input_delay -max 4 -clock CLKB[get_ports "dinc dind"]
如果一个信号被多个时钟域采样，那你也可以设置为如下：
set_input_delay -max 4 -add_delay -clock CLKA[get_ports dina]
set_input_delay -max 4 -add_delay -clock CLKB[get_ports dina]
一般情况下我们尽量不要使用[all_inputs]，哪怕只有一个时钟，我们还是要对信号分开设置设置约束，方便调试和修改

我记得要先设置virtual clock，如果这个io被多个时钟采样，可以设置多个virtual clock，按照楼上说法设置inputdelay，当然如果只有一个时钟域，而且每个信号的输入延时要求不太严格时，也可设置all_input吧

现在问题就是这个模块的端口比较多，怎么知道哪些端口属于一个时钟域呢?如果分开写那个input_delay 会有很多条语句啊

每个input port都要对应多个时钟吗?如果是的，可以分别设置约束，如果不是就不用这么纠结了

不是每个输入端口都对应多个时钟，很多都是对应第一个时钟，我需要把对应第二三个时钟的输入端口单独列出来设置input_delay吗