基于网络编码的多信源组播通信系统,包括源代码,原理图等
| I | 写RAM的数据总线 | ||
| ram_data_vld | 1 | I | 数据有效 |
| encod_data_eop | 4 | I | 数据包结束标志,指明最后一个有效字节 |
| wr_ack | 1 | O | 写RAM响应 |
| wr_ram_num | 2 | I | 要写入的RAM号 |
| info_vld | 1 | I | 数据有效标志 |
| req_ram_num | 1 | O | 读RAM号请求 |
| rd_ram_num | 2 | I | 需要读取数据的RAM号 |
| rd_req | 1 | I | 读RAM请求 |
| ram_data_eop | 4 | O | 数据包结束标志,指明最后一个有效字节 |
| ram_data | 72 | O | 读RAM的数据总线 |
| ram_vld | 1 | O | 读RAM数据有效 |
RAM读写时序图如图3.4-18:

图3.4-18:RAM读写时序
每个RAM由双端口block RAM组成,位宽为72位,深度为180,因此读写的地址位宽均为8位。由于RAM的读写控制时序是固定的,所以在此不再赘述。
④ operation_control
运算控制(operation_control)是decoder模块的控制核心,它和decode_control_panel配合,完成对编码数据包的解码。
输入输出信号列表:
| 信号名称 | 位宽bits | I/O | 信号描述 |
| Pkt_vld | 1 | I | 要解码的数据包输出有效标志 |
| Pkt_decoding | 12 | I | 正在解码的数据包的信源号、代编号 |
| Decod_com | 1 | O | 数据包解码完成标志 |
| has_other_factor | 1 | I | 有另外一个解码因子 |
| Pkt_not_find | 1 | I | 所需要解码数据包未找到 |
| pkt_need_src_gen | 12 | O | 解码需要的数据包 |
| need_pkt_vld | 1 | O | 所需数据包有效 |
| src_gen_num | 12 | I | Decoder接收到的数据包的信源号和代的编号 |
| len_0 | 16 | I | 被编码的第一个数据包的有效载荷的长度 |
| len_1 | 16 | I | 被编码的第二个数据包的有效载荷的长度 |
| coef_0 | 8 | I | 被编码的第一个数据包的编码系数 |
| coef_1 | 8 | I | 被编码的第二个数据包的编码系数 |
| hp_info_vld | 1 | I | 输入信息有效 |
| encod_pkt_trans_fi | 1 | I | 编码数据包传输完毕标志 |
| oc_info_vld | 1 | O | 解码控制输出信息有效 |
| uncod_pkt_need | 1 | O | 未编码的数据包是/否解码因子(1=是,0=否) |
| wr_ram_num | 2 | O | 要写入的RAM号 |
| info_vld | 1 | O | 数据有效标志 |
| req_ram_num | 1 | I | 读RAM号请求 |
| rd_info_req | 1 | I | 读取解码信息请求 |
| dcod_info_vld | 1 | O | 解码信息有效 |
| ram |
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