Cadence Allegro
- · SPB16.6_002_hotfix_补丁的修正部分列表11-06
- · LP wizard 10.5不支持SPB 16.6,大家怎么解决的?11-06
- · **铺铜在CAM里只有边框?11-06
- · 关于allegro走线11-06
- · 关于正负片下的焊盘设置11-06
- · allegro第三方导网表时,无法导入,提示找不到管脚?请高手路过解答,感谢!11-06
- · 修改原理图后,去除DUMMY NET的办法?11-06
- · PCB转换时的问题11-06
- · 大家推荐下电源层分割的安全间距大概为多少?11-06
- · 想知道allegro和altium和pads相比最大优点11-06
- · SPB16.6的BUG11-06
- · 200M的ssram,需要走多长的线?怎么进行时序分析?11-06
- · 怎样把outline变成一个整体11-06
- · 我电源层分割采用的多边形铺铜的方法11-06
- · allegro输出DXF不显示孔的内径11-06
- · pcb设计中有个扇出的功能但是不知道到底是啥意思11-06
- · 元器件的 RefDes的摆放和检查 跪求!11-06
- · 学习Cadence中出现的网络表错误不懂求教?11-06
- · sub-drawing dxf只导进去一半的外框11-06
- · allegro鼠标指向的网络不显示网络名?11-06
- · 可否电源层出正片,地层出负片?11-06
- · Cadence 16.3在windows7下无法导出网表11-06
- · sip布线时出现的问题11-06
- · 寻志同道合 cadence 熟练者一起11-06
- · Hotfix_SPB16.60.002,16.50.036,16.30.057已经发布了,哪位上传一下!11-06
栏目分类
最新文章
