• · DC综合多时钟的约束问题12-30
• · about timing path12-30
• · (讨论)对于复位信号，后端要做哪些处理啊？12-30
• · 关于via的问题12-30
• · calibre问题，求指点！12-30
• · 请教关于starrc提取的spef和spf文件在pt中读取失败的问题12-30
• · wire_load12-30
• · FILLERC LVS错误12-30
• · EDI中streamout gds出现的问题12-30
• · set_clock_tree_options -clock_trees CLK1 -target_early_delay12-30
• · 数字IC后端设计12-30
• · 关于PAD的上电顺序问题12-30
• · verilog 模块实例化12-30
• · dc综合后min_capacitance violation，怎么解决呢？12-30
• · 用encounter做P&R，能在产生sdf文件时，将要产生的sdf文件的版本设置为1.0吗？12-30
• · RTL_DC之间功能验证问题求助12-30
• · DC 带网表综合是否需要对设计加驱动和负载约束？12-30
• · ICC place_opt 报错12-30
• · 功耗分析时，是否需要将所有的db文件，使用lib2saif转成saif库文件12-30
• · starrc 问题12-30
• · 数模混合LVS12-30
• · 请问icc中如何设置port的位置和层数？12-30
• · verify connectivity问题12-30
• · dc_shell 怎样运行.scr文件12-30
• · ICC中GND pad与core ring不连接12-30