verilog 模块实例化
时间：10-02
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请问verilog中根据不同条件实例化如何解决，请高手指教。谢谢
我知道这个用法, 不知道lz有什么更好的办法，互相交流一下
parameter TYPE =0'
generate
if（TYPE == 0 ） begin
type0u_inst(.......);
end
else if （TYPE == 1） begin
type1u_inst(.......);
end
......
endgenerate
更简单的话直接用宏定义控制
`ifdefABC
xxx
`elsif BCD
XXX
`endif
这种方法不错，简单明了
同问...