DC综合多时钟的约束问题

急问A，B两个时钟通过一个MUX得到C时钟，A时钟是主要时钟，综合的时候设置时钟如下

create_clock -name clk -period xx -waveform xx [get_ports A]

set_case_analysis 0 MUX/CS--> (选择 A)

目前我做的设计中，综合后报出的时序信息显示： C之前的U1（综合工具自动加入的MUX2HD1X），输出延时有200多ns，为什么啊?个人感觉好像是驱动无限大的问题。

再加一个set_ideal_network

恩，确实这样就可以解决了，谢谢小编。还想问一下怎么设置这个问题已经解决啊?也好方便其他人学习