FPGA,CPLD和ASIC
- · altra ip核11-26
- · 有谁知道Altera的IP怎么卖的啊?11-26
- · 请教:ModelSim 不能显示$display内容?11-26
- · 双向端口verilog 这样写 会游什么问题?11-26
- · 请教这本书 ”FPGA应用开发入门与典型实例“的光盘的问题11-26
- · XILINX时钟错误,求助11-26
- · 小弟学习FPGA走入了死区,恳请大家帮忙,谢谢……11-26
- · 可综合的设计对变量的位宽有没有限制?比如我要一个60位的数据。11-26
- · 有没有人知道“基于FPGA可重配置IP核”11-26
- · 最近在读一本书有个名词不明白,求解11-26
- · SignalTap检测出错,高手指导下!11-26
- · 在Ubuntu中安装DC的问题11-26
- · 有没有详细介绍时序约束的资料?11-26
- · 用vhdl编程,在architecture中声明的signal如何能在procedure中直接使用?11-26
- · 频率计的频点11-26
- · 请教 关于TCL的一个问题11-26
- · 用FPGA实现数字电源控制器的成本问题11-26
- · 咨询2个数据块级联的数据给到FFT处理11-26
- · synplify 调用 quartus 版本的问题,如何设置11-26
- · layout得到的netlist与schematic得到的netlist不同,无法进行LVS11-26
- · synplify pro 9.6.2问题11-26
- · 关于synplify pro的综合资源报告问题11-26
- · 关于跨时钟域的问题11-26
- · Verilog代码仿真时一直运行下去不动了是怎么回事11-26
- · ahb宽总线连窄从机11-26
栏目分类
最新文章
