关于BUFGMUX两个输入CLK时钟约束时选择哪一个的问题？
时间：10-02
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如图所示，两个不同频率的CLK通过BUFGMUX输入给Module2，要求module1和module2同步，module3也和module2同步，在FPGA综合环境下时钟约束如何下?
以我目前的综合结果来看，STA的报告中并没有Module1到module2直接的Violation，但是功能上明显是不对的，也能确认是Timing问题。
请教大神们！
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