关于两个时钟域的约束问题

在FPGA中，对于有多个时钟的设计中，可以用set_clock_groups 把相关的时钟分成一个组，与其它不相关的时钟区分开。这样也避免timequest对相关的异步时钟进行时序分析而带来不必要的麻烦。比如set_clock_groups-exclusive -group [get_clocks clk1] -group[get_clocks clk2]，这样clk1就和clk2分成了两个不相关的时钟域。我的问题是，在dc或者rc综合的时候，实现把clk1就和clk2分成两个不相关的时钟域的脚本指令是什么啊?

false path吧

我个人对false_path的理解是单一数据路径之间的约束，感觉应该不能实现两个时钟域之间的约束吧。因为实际工程中，时钟路径（clk1 和 clk2）的扇出是很大的，false_path不能全部约束吧

false和disable path应该可以使得时钟相互独立吧。都没有path的啊。也有可能是我理解不够，不喜勿喷啊

就是false path 或者clk group，你的语句在dc里面也可以用的

就是false path 或者clk group，你的语句在dc里面也可以用的

恩，我用的是rc，这个语句要是使用的话，必须在前面加dc：：，例如dc：：set_clock_groups-exclusive -group [get_clocks clk1] -group[get_clocks clk2]
但是rc对语句有报错的，如下：
can't read “found_group”:no such variable
这是为什么?

set_clock_groups -asynchronous -name async_clock -group {clk1} -group {clk2}

谢谢您的指导