DC约束不同产生的alib-52一样吗？

DC中使用compile_ultra命令，会产生 alib-52 文件夹，称为伪库，这个是characterisze 库的，或者说是将boolean circuit map to gate
circuit from target library； 那么我想问下，这个和你设置的约束有关系没，比如我一个设置为set_input_delay 5然后得到一个alib-52；将
alib-52删除，再设置input_delay 4(其他条件不变）又可以得到一个alib-52，那么这两个alib-52一样吗?

应该不一样吧，你研究这么细节干啥，

有时候想作实验对比，比如一个sdc文件中加入set_max_cap 做一版综合，然后sdc文件中不加入set_max_cap再做一版综合，那做完第一版的时候，用先把alib-52删除在做第二版吗?所以这就需要知道约束对 alib-52有无影响了，如果有影响，那么就要把它删除
在做第二版。因为生成这个alib-52需要的时间比较长，所以考虑了这点！ 小编

不能删除吧， elaborate的时候会读取这个东西的

不能删除吧， elaborate的时候会读取这个东西的

恩 但是它的生成如果和约束有关的话，比如和set_max_cap有关的话，那么在第二次综合时，因为约束改了，那么就必须先删除它了，否则它还是和第一次约束有关的。
我想到了一个这种的方法，你可以在读入design后读入sdc约束之前，用命令alib_analyze_libs来产生alib-52，这样就肯定和约束无关啦！