微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 微电子和IC设计 > IC后端设计交流 > 为什么DC综合的power report里面clock network的功耗占了90%多

为什么DC综合的power report里面clock network的功耗占了90%多

时间:10-02 整理:3721RD 点击:
如题,做DC综合时,还没有添加时钟树,也把所有的时钟都设ideal_network 和 dont_touch_network 了,可是power report里面clock_network的功耗竟然占据了全部功耗的90%多?这是为什么,是哪里没有设置的对吗?看别人的综合出来的报告里面clock_network的功耗都是0 呀求大神帮忙解答一下


当然了, clock fanout是high fanout,算的值就比较大

将high fanout的cap设为0 看看

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top