DC约束~~求助

set_input_delay -clock DCLK-max 1[get_ports DCLK]
有老师解释一下上面语句什么意思吗?它可以被DC识别
但我看了好多资料 都不知道这里的get_ports DCLK 代表什么意思，一般不都是get_ports A (A代表输入端口)吗?

我的理解是这个端口的名字就叫DCLK，这个端口输入的是时钟

get_ports后面是port名称，这个port可能输入的是数据、信号、时钟，看你的设计

那对时钟端口设置set_input_delay有意义吗，没有这种说法啊。

好像是不该这么设

这是想给时钟添加输入延时么?

不知道啊。因为我所综合的电路都很小，所以不知道有什么影响。
这条语句能不能是对DCLK所控制网络里所有输入都设置最大延迟是1?

这或许是source latency

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