请教如下要求的clock在pt中应该怎么create
时间：10-02
整理：3721RD
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我现在一个source clk会经过好多的clock module产生不同的clk给不同的module用。每个clk module的结构如图所示。我希望pt能从source clk处开始check,但是希望clk group可以是clk1,clk2,clk3的名字，而不是source clk的名字。请问该如何设置clk才行?
这个clk module是我自己搭的clk gating.
谢谢
小编帮个忙吧。万分感谢
图呢?
多谢
什么情况都多谢了?
http://bbs.eetop.cn/thread-315469-1-8.html 应该就是这个问题吧
是的，学习了