请教各位，最近我们在tape out之前做的check list中的几个问题

工艺是250nm，主时钟频率是13M，系统控制时钟为423K
1.时钟树使用的clock tree buffer?invertor?clock tree 线宽?线距?
问：我知道我们用的BUFCK和INVCK是把库里面所有的都添加到当时的ctstch文件中，请问这么添加是否合理?
clock tree的线宽线距要怎么看?

2.若设计中有高阻信号是否添加bushold cell?
问：设计中有8个输入到IP的高阻信号，是通过std中的某个cell输出得到高阻信号，请问什么是bushold cell?

1，clk 线宽，间距，可以用默认的。最好不要用最大和最小的，中间的都没有问题的

悲催了，整个芯片的所有连线线宽都是按照foundary的lef中定义的最小线宽来的。要紧么?

一般没有问题的

CLOCK信号不能用最小线宽的，起码要2x，clock线的EM效应最厉害，温度也最高，可靠性考虑得加宽。

小编的情况频率很低，采用默认线宽应该没问题吧?

没问题！

那么请教一下，假设用的是65nm工艺，时钟频率达到多少时需要2x线宽和2x间距?

安全起见，都是采用double或者加shield VSS。个人感觉500M以下不加shield应该也没关系。
不过你的十几M的不用double肯定也没问题。
建议和foundry再确认下。

安全起见，都是采用double或者加shield VSS。个人感觉500M以下不加shield应该也没关系。
不过你的十几M的不用double肯定也没问题。
建议和foundry再确认下。

學習了~

0.13um的工艺，对于300Mhz的时钟信号，用double space ，用最小间距，会不会出问题?

double space就够了

在哪个命令设置宽度?

看你啥工具了

encounter

LEF中定义NONDEFAULTRULE double_width
然后setCTSMode中设置将double_width设进去
ctstch中也对NonDefaultRule和RouteTypeName进行相关设定。