这样生成的时钟如何在dc中约束？

以下面的代码为例：
inputclk;
inputdata_clk;
inputreset;
inputa;
reg fsm_state;
always @(negedge clk)begin
if(！reset)
fsm_state <= 0;
else case (fsm_state)
1'b0: begin
if(a)
fsm_state <= 1'b1;
end
1'b1:begin
fsm_state <= 1'b1;
end
endcase
end
wireclk1;
wireclk2;
assign clk1 = (！fsm_state ) ? clk : 0;
assign clk2 = (！fsm_state ) ? data_clk : clk;
请问clk1和clk2在dc中如何约束?

求解ing