请教关于28nm的工艺问题
问题1: 在wafer的加工过程中，加工的工序越多，需要重复对准定位的次数就越多，因此应该会有一个误差累积的问题，不知道这个理解是否正确？如果是这样的话，生产出来的器件的真实尺寸跟设计值之间会有多大的误差，特别是在28nm制程；
问题2: 在wafer的加工过程中，每更换一套光罩应该是需要重新对准，这个对准的精度是否是一个非常困难的事情，困难的程度有多高？定位的精确度是什么样的水平？可以给一个形象一点的比喻吗？
问题3：不同工艺的光罩层数是由什么因素决定？
问题4：目前除intel外，只有tsmc/samsung/gf有28nm 数字逻辑ic的量产能力，gf是否像网络上的传言那么烂，据说AMD因为押注GF亏损了好几亿dollar之后怒而转投tsmc，不知道现在gf如何？
问题5：从我的理解来看，28nm的难度在于精确度的要求并且由于多层光罩反复对准的过程中误差累积过大从而导致良率不高，这样的理解是否合理？
请批评指正～～～
如果有比较好的科普型的wafer加工制造资料推荐，那就太好了！
以鄙人粗浅的涉猎，给予如下的解答
问题1: 在wafer的加工过程中，加工的工序越多，需要重复对准定位的次数就越多，因此应该会有一个误差累积的问题，不知道这个理解是否正确？如果是这样的话，生产出来的器件的真实尺寸跟设计值之间会有多大的误差，特别是在28nm制程；
问题2: 在wafer的加工过程中，每更换一套光罩应该是需要重新对准，这个对准的精度是否是一个非常困难的事情，困难的程度有多高？定位的精确度是什么样的水平？可以给一个形象一点的比喻吗？
A：1&2就一并说了，更换mask每次都要重新对准，mask设计上带有各种对准标记，对准标记设计的好也能相当大程度减小对准误差，防止累积。一个固定下来的工艺流程，设计规则里面考虑到了工艺误差，所以只要你对准标记设计的没问题，按照设计规则走，尺寸误差不会特别大，至少这个误差已经被尽力在model里面描述出来了，比如3-sigma corner model。总而言之，敢开放给用户用的，这方面就不会太坑爹。
问题3：不同工艺的光罩层数是由什么因素决定？
A：从设计人员看，设计库里给出来的层数都是可用的，但是他们不一定会全用，少用一层就能剩点mask；从工艺设计看，为了达到某些性能，肯定除了传统的金属，poly外会加点别的东西，这都是大家的小秘密，如果能和open出去的什么公用一层掩膜固然好，否则自己也会添加点设计人员看不到的东西。总之mask层数总体上看工艺设计，实行上也允许有变化的余地。
问题4：目前除intel外，只有tsmc/samsung/gf有28nm 数字逻辑ic的量产能力，gf是否像网络上的传言那么烂，据说AMD因为押注GF亏损了好几亿dollar之后怒而转投tsmc，不知道现在gf如何？
A：gf的问题是多方面的，以下是小道消息请自行斟酌是否相信：一方面gf成分复杂，由于是原来的charter和AMD foundry合并的，私下里两派人员交流不是很和睦，技术流派也是斗争的焦点；另一方面，AMD主推fusion架构，但是cpu和gpu对工艺要求的重点不一样，因此fusion起来对工艺要求还是压力蛮大的，我猜你直接做普通数字ic应该会好些。。。当然对此言辞我表示不负责任。。。但是tsmc是一如既往的牛B的
问题5：从我的理解来看，28nm的难度在于精确度的要求并且由于多层光罩反复对准的过程中误差累积过大从而导致良率不高，这样的理解是否合理？
A：这个不清楚了。。。但是个人觉得应该和对准精度的关联不大，而是普遍的均匀性问题。。。你想想，在注离子的时候原来好几百纳米的长度上，如果有浓度抖动，大尺度上还能平均一下，但是你把这几百个纳米的尺度拆成几十纳米一段，那每段之间均匀性很难说了。很有可能就是左边一块高，中间某块低。。。皮肤再好的妹子你离近了放大了看也能看着坑坑包包。。。所以这难度应该不止对准的问题
基本正确
简单补充
光刻第一层一般是零层，后面尽量让其它层来对准这个零层，尽量减少误差传递。
按照规则，一般对准误差的要求是最小线宽的1/3。
大型的scanner的对准是极其难的，形象的比喻就是，两个导弹，相向飞行，要保证头对头相撞。
不了解28nm这么先进的工艺，关于你的问题个人了解的一些工艺如下，只做参考
问题1，虽然每层mask都要对准，但是并不是一层层积累，一般是在第一次或者某几次关键层上，就生成供以后各层对正的标记，也就是说所有的层都对一层或少数几层，而不是对之前的那层。
问题2，对正很困难的，俺也说不出来到底多难，首先就是怎么判断有没有对正，这个也是光刻机所用的对正标记图样设计，还有软件配套的。然后就是对正，要很高精度的步进和微调，也许会你能看出来没对好，毕竟现在显微能力还是比较牛了，但是受光刻机精度限制，调来调去就是对不好，所以牛逼光刻机很贵。
问题3，mask层数是看你要干啥，根工艺设计有关，你要几层布线，要刻蚀线还是liftoff线，你的器件要几次注入，这些都要用掩膜。大体上可以这么理解，不管是注入，腐蚀（湿），刻蚀（干），镀膜（金属或介质）操作，都是会覆盖整个晶圆的，如果你要在做这些事情的时候，需要有的区域做，有的区域不做，那就需要一层mask来定义图形。
问题4，完全没概念。
问题5，不只是mask对准，还有你说的光分辨率，就算光行了，还需要化学家们搞出能实现如此高分辨率的胶，就算有了胶，你还要能涂覆的均匀，就算涂好了，光刻好了，显影和冲洗中液体侵润之类的也未必完全同步。然后还有刻蚀机能不能有足够好的陡直性，都是问题。反正微电子工业是各种先进技术的综合，每一步都足够苦逼
仅供参考