问个功耗标准UPF相关的问题-Power Domain与Frequency关系 (转
Domain也是基于不同的电压然后形成不同的供电域；
但是在我们做SoC系统设计的时候，一般都会基于时钟域做很多设计，也就是不同的模块
可能会有不同的时钟频率。
做综合(DC, ICC)的时候，通过UPF标准来做功耗优化和控制的话，像这种多频率设计能够
将不同的时钟域直接当作不同的Power Domain吗？
比如我写了一个顶层，时钟是clk_top, 然后里面例化了b1，b2两个模块，b1的时钟是
clk_b1, b2模块的最大时钟(频率)是clk_b2，b2模块根据不同的负载可能会动态地调频进
而优化功耗；这样的话能不能直接把不同的clk写成不同的power domain?
"多频率设计能够 将不同的时钟域直接当作不同的Power Domain吗"这个不行的吧，我的理解是具有不同power supply或power control的domain 才能设为两个power domain, 只是clock不同不能算是两个power domain
那是不是可以这样理解：
实际上在设计阶段所谓的多时钟域(频率)，在实现时利用UPF脚本推进功耗优化的时候，依然只是当作一个power domain，至于那些跨时钟域处理逻辑依然需要设计者手动实现？
说白了，就是说实现UPF脚本的时候，压根儿不需要考虑时钟频率的问题，不管是固定频率还是动态频率调节，是这样吗？
另外，像那些retention register cell, isolation cell, power gating等技术的实现过程中，外部输入的电压应该是固定的，只是在芯片内部增加一些level shifter“接管”了外部的电压(阻塞或者变压)？还是说直接从电压源那里就将电压变了，芯片只是一个被动的接收者？
不太理解"在设计阶段所谓的多时钟域(频率)，在实现时利用UPF脚本推进功耗优化", UPF只是描述power design intent的文件表现形式,power design本身就属于设计阶段.
low power design技术的话，常见的有power gating和voltage island, retention/isolation/level shifter/power switch是实现这些技术需要用到的low power cell. power gating在实现的时候，不同power domain的power supply可以来自同一个power rail.通过power switch来控制不同power domain的ON/OFF状态。voltage island在实现的时候，不同power domain的power supply是接片外的不同regulator或同一regulator的不同输出。
个人见解，选择性接受哈
我的理解，这是一个概念“功耗”的两种分类标准，一个是以时钟频率定义，一个是以power domain定义。
UPF中定义的power domain仅仅和voltage有关，即power state，和freq是没有关系的。
你所说的power domain和freq的关系只是由于通常我们在降低电压之后都需要降低频率来保证function。所以其实是两个独立的概念。
按照你的描述，完全可以将b1和b2划分为两个power domain，如果他们的power state有可能不一样的话。否则，即使划分成不同power domain，也没有实际意义。
时钟域是电压域是两个不同的事情，UPF能帮助你方便的定义在电压域的low power规则。和时钟没关系。
嗯 谢谢大家，我差不多明白了。
首先，电压域和时钟域是两个不同的概念，大体上可以认为它们没有必然的联系，但“由于通常我们在降低电压之后都需要降低频率来保证function”，所以也可以大致认为是一种正相关；
其次，我们写upf的时候，也不需要考虑频率，只需要考虑电压域就行了；电压域内也可以通过不同的power state来定义得到不同的时钟频率；
再次，不同的电压域是由芯片外部电源提供的，一般确定之后不可再更改，但在芯片内部可以通过power gating来对提供不同的电压；不同电压域电源可以由外部同一个电源提供，也可以由外部不同的电源提供。