菜鸟求问一个约束怎么写
时间：12-12
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一个模块,里面的reg都是multicycle，有什么简单的写法把所有的reg都约束起来么？
bow
bow
set_multicycle_path 2.0 -setup -to [all_registers]
......
利用get系列命令得到自己想要的
.59
多谢。
再请教一下，如果这个模块是被clk驱动，但是被clk_en控制的。
有什么办法约束clk_en达到类似效果么？
BOW
two methods:
1. set clock_latency to DFFs but set a shorter latency on ck-latches enable point;
2. set_clock_gating_check ...