请教下时序约束

假定有这样的uart module。
input wire clk，rst_n，Rxd，
output reg Txd
其中rst_n 是异步复位，
那么应该怎么设定时序约束？
除了create_clock 外，是不是不用设置input delay了？
Rxd是外界发送到uart的，应认定
Rxd与clk是异步关系吧，应该设置为false_path么？
rst_n也与clk设置为false_path?
请大家指教。谢谢

搞FPGA的在STA上真的有点错乱啊。
能不能设为falsepath取决于这个DFF的function，而不是对DFF的理解。