请问如何在PT里约束一组bus之间的skew

pt能做个脚本去检查bus skew, 网上有现成的tcl脚本可以下.自己写report命令也成,但没法去影响设计啊.
希望skew小还是设计时定好合适的clock balance点然后dff的q端设计合适的buffer能解决问题.

bus 如果有sync clock就可以了用setup/hold来卡
大不了用set_data_check.

对，这里的是async clocks
set_data_check有一点点麻烦，需要两两比较
不知道有没有更好的办法