DC中set_clock_latency对时序约束有影响吗？

还要考虑set_input_delay and set_output_delay

我的意思是set_clock_latency对综合结果有没有影响（其他是一样的，包括设了set_input_delay and set_output_delay）

It will definitely impact the results of logic synthesis as the timing results can be very different with clock latency set (for both network latency and source latency). At least in the following 2 scenarios the slack will be changed:
1. The launch and capture clocks are not the same and with latency set
2. In bc_wc analysis, the launch and caputre clocks will use min/max latencies depending on the analysis type (setup/hold), if min/max latencies are different, then the slack will be changed.

查了一下set_clock_latency的语法
set_clock_latency [-rise]
                 [-fall] [-min] [-max] [-source] [-early] [-late]
                 delay object_list
里面只有source latency的选项，而没有net latency的选项，由于input delay 是相对时钟定义点进行定义的，net latency的存在使得对input delay更加符合要求，而source latency似乎对input delay 没有什么影响，换句话说set_clock_latency对input delay的定义没有影响。
你的第一点是说有两个或多个时钟的情况吗？
不知道我以上的理解对不对，望指教
你第2点中的bc_wc analysis是什么意思？
谢谢

怎么改变clock skew？不是很明白
怎么感觉所有FF的时钟端相对于时钟定义点都是同时到达的？

这个值表示从时钟起始点到每个触发器的时钟端的延时
默认都是0 所以所有触发器的skew都0
但当有的触发器不是0时 它和别的触发器的skew就不是0了

怎么可能同时到达，每个DFF的时钟delay都不一样，做完clock tree后会
小一点，一般在零点几个ns左右

对skew建模是用set_clock_uncertaincy
因为在logic synthesis的时候很难估计clock tree的latency，
所以有些流程在逻辑综合中的确是不设clock latancy的，

嗯，我说的不太明确,因为我看他的意思是在同一个clock domain,那么其实设了是没有意义的其实本意是要模仿CTS以后的情况，那么现在来说都很难做到准确甚至是说方向都会错误，其实这个命令已经过时，新的版本已经不包含这个命令

这个，其实logic synthesis不用考虑这个问题，只是要留margin,其实做完CTS会更差，
而且这个量级也没啥参考价值，呵呵