请教关于DC的时间约束

input_delay,output_delay等都是以什么标准来设置的？
如果不知道输入和输出器件的具体性能又怎么确定这些时间约束呢
听说好的约束应该对每个输入输出端口都设好明确的延时，不知道是不是这样？
多谢～

这是需要经验的，建议先不管这个，做完综合就知道输入输出的器件大概是什么，再去设约束
不知道对不对，高手指点一下~.~

input output delay是外部信息，如果你不知道外部器件和pcb上的延时，那就把input
/output delay设大一点，比如时钟周期的80%，内部设计注意register in, register
out。其实一般除了sdram/ddr这样的同步接口，大部分IO都是异步慢速的，这时候inpu
t/output delay不一定要求很精确。

如果你的综合是flatten的
时序约束只需要考虑io上的就可以了
这些一般都是异步的 timing由逻辑来保证
如果你的综合是hierachy的
每个模块的每个信号的input output delay都要反复修改
是一个逐渐收敛的过程...

实际上 DC 借由时钟约束了除输入输出以外的各级寄存器的时间，但即使使用 create_clock 后输入输出也需要考虑前后级电路的外部延时，使得输入的外部延时
t_input_ext + t_input < t_clk
t_output_ext + t_output < t_clk
所以只需要事先知道前后级电路的延时要求救可以确定 set_input_delay set_output_delay 的参数了。