请教关于adc静态特性测试的问题

恩，谢谢啦
还有就是mdac串起来前防真和后防真都太慢了，各位大侠有什么好办法吗？

"a 16-bit 65-Ms/s 3.3-V pipeline adc core in SiGe BiCMOS with 78dB snr and 180-fs jitter" jssc2005 提到一个办法，第一级用电路级，后面的用行为级，因为他们的第一级增益比较大，后级的影响很小。

1。换工具，我发现hspice比spectre仿ADC的时候要快，我原来一个算例，用hspice速度几乎提高了一倍
2。让你老板买好机器，ADC不联起来仿风险太大，尤其是第一次做，我们有一个就是没联起来仿，后面用行为级模型仿的，结果第3级挂了。。。

弱问一个问题，对于10-bit pipelined ADC来说
在不考虑电容失配的前提下，每一级OTA的建立精度大概应该是多少？
比如SHA<0.15LSB,第一级<0.25LSB等等
现在还没有电容失配，已经出现了INL DNL（由于OTA建立精度不够的问题）
怕到时候加了失配INL DNL就超过1个LSB，电容取得也不是非常大
第一次作，没有经验
请问如何是好？