问一个下约束的问题(zz)

整个模块top，top接口是一个PCI的接口，有一个输入时钟是clk_pci,clk_pci可能是33M，也可能是66M
然而top内部的模块是工作在clk66M = 66M的
于是我做了以下工作：
根据PCI上的一个输入管脚CK66M_EN 的状态判断clk_pci的频率，如果clk_pci为33M，则用一个锁相环，将clk_pci二倍频，得到clk66M，如果clk_pci为 66M，则bypass这个锁相环，直接让clk66M=clk_pci
我用Quartus综合，这个始终约束应该怎么下？
把 clk_pci和clk66按照两个独立的时钟分别下约束么？
谢谢！

是不是按照66M来约束？然后33M的肯定是没有问题的。