• · Space between 1.2V NWs at same potential is 0.60um12-30
• · 请大侠们指点StarRC提参遇见问题！12-30
• · tap current12-30
• · 又一次出现：上海华虹库 可恶的pad 三版图放一片子12-30
• · spice models12-30
• · lef map和gds map12-30
• · ict和tch文件12-30
• · sing off power analysix12-30
• · 建议开一个analog layout（版图）的版块12-30
• · 怎么将ict格式的文件转换成ASTRO能用的工艺参数？12-30
• · 用Astro修改天线效应12-30
• · 请教：clk和reset信号设为dont touch后还要设置为ideal network么？12-30
• · 模块中有一个主时钟clk，由于SRAM是下降沿的，时钟用了！clk12-30
• · 自己收集的synopsys Astro资料，自己看过的，觉得不错的，分享于此12-30
• · 关于edi导入后的情况12-30
• · encounter导入设计的问题12-30
• · 讨论一下clock gating check ，请给与建议12-30
• · edi导出gds后不能过LVS12-30
• · CTS后clock skew和insertion还算不错，但final route后恶化很多。12-30
• · astro rail 流程12-30
• · 评价一个RTL是否属于synthesis/DFT 的关键标准是什么？12-30
• · 可以用一个synthesis工具搭建一个CPU吗？12-30
• · 有关优化路径组的问题12-30
• · encounter Power system user guide12-30
• · Verisilicon 2010 - implement 笔试题。求高手解答12-30