模块中有一个主时钟clk，由于SRAM是下降沿的，时钟用了！clk

模块中有一个主时钟clk，由于SRAM是下降沿的，时钟用了！clk，如果只声明clk为时钟信号，astro不会将！clk当作时钟信号处理。那么我是不是应该在时钟树综合的时候将clk和！clk都做上时钟树呢，相当于两个时钟?还是DC综合的时候就应该设两个时钟

astro不会那么傻吧?

thanks for your answer

谢谢陈小编：
原来是make macro的时候pin不在cell boundry上，而在cell里边，没认出这个clock pin来，囧。