时序约束设置中clock_uncertainty、clock_transition的值是如何确定的？
搜了一下论坛，这个问题很多人都遇到了，可是没有一个结论，坐等小编啊
这个和工艺有关系，并且和clock source的jitter有关系，只要能保证设计安全，就是合理的。clock uncertainty是工艺越先进，要越小些。
感觉好模糊的定义，一般经验值是多少?有没有准确点的计算方法?
signoff 时用的是foundry 给的，之前可以自行设的更严
有没有经验值呢?一般为频率的百分之几
我们28nm, dc的时候clock_uncertainty一般setup 0.01 ,hold 0.005。clock_transition 0.20
都是个大概值。
这个大概值是怎么来的呢?有没有什么依据?
你这也太小了把，dc一般设周期的30%，signoff由foundry给，有时候也会过约一点setup 0.1hold 0.05
是工艺厂主动给还是自己要?可不可以从时序库里得到?我的主时钟是100ns，如果30%的话会不会太大了?工艺为CSMC 0.35um
DC综合阶段，我一般是留20%~25%的余量。
理由是什么?
根据之前不同工艺下的项目经验值，回答虽然官方，但实际的确如此。
初始设计可以根据foundry提供的参考值来，当这个工艺下的流片越来越多，你就会在之前的设计值上适当增减，慢慢得到自己的合理值了。foundry的参考值都是偏保守谨慎的，这个原因很容易理解，O(∩_∩)O哈哈~
foundry的参考值?这个需要找工艺厂要吗?
工艺为CSMC 0.35um，clk为10M，问：clock_uncertainty -hold/-setup值、clock_transition以及clock_latency的值该设置为多少?是如何确定的?
说说个人项目经验吧 DC 的时候设置10%, P&R的时候设置5%， PT 的时候设置3%
uncertainty foundry给的，transition可以用库里的，也可以自己定