求助 如何约束Latch

我画了一个简图 如下

latch 位于内部逻辑，但是check_timing得时候 ，总是报 从LATCH 到 FF2 的时序 没有约束！
report_timing -to FF2/D 只有数据路径，没有 时钟路径
请问各位 是不是哪个位置约束不对?
还是说 LATCH 的EN 信号 需要时 时钟 输入 才有 timing 检查， 一般信号是不是可行?

对的，latch当做时序原件的用法里面，EN的角色就是接clk的。
建议你把EN的来源也用create_clock定义出来
latch的特点是timing borrow

谢谢 小编的解答，但是我这个EN信号也是内部产生的信号，要如何定义成时钟呢?
可不可以从latch 的 输入点定义呢?

可以啊，
关键是要看你这几个cell组成的电路是要干什么

在PT里面LATCH的D和EN的SETUP/HOLD是要CHECK的吧。
难道有OPTION要设定了才能CHECK?
还有就是你怎个电路EN接CLK2?对策CLK1/CLK2的SKEW太大的问题?

EN 不接CLK1 ，也不接CLK2， 是 一个内部 信号——确切说是 CLK1 产生的一个控制信号
这里latch 是为多个信号到达一致性（有多个latch），然后转到CLK2域

好奇怪的同步电路。也不能保证CLK1的能在同一个CLK2周期被捕捉到吧。
这个如果电路结构没问题一定要CHECK的话，EN端子信号要指定成CLK1的子时钟。
LATCH的TIME borrow要考虑。

专门问了前辈这个问题，在综合的时候是通过set——max——delay约束这条路径的。
在时序分析的时候是把en端口mark成时钟分析的。

呵呵，你这个有点搞哈，这个估计你得要和设计的人确认下了，
这里要把EN端create 出时钟，同时还得和 CK1 和 CK2 去做check。