DC综合时,时钟约束问题,请教大神,急急急
时间:10-02
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Xilinx ISE综合结果如上图。设计:clk_in作为顶层设计的时钟输入,如果选择端口为1,则输出的clk与其同频,同相位;若选择端口的值为0,则输出的clk为与clk_in同频但相位相反的时钟。其中clk作为设计中其余所有模块的时钟,也为时钟分频模块的输入时钟,分频模块的输出时钟接到其他模块的时钟输入端口。
问:在DC综合阶段我该如何设定时钟约束?是将clk_in作为主时钟,还是clk作为主时钟?如果将clk_in作为主时钟,clk频率与其相等,该如何设置?如果将clk作为主时钟,clk_in该怎么设?
问:时钟选择端口的值默认为1,通过向寄存器中写入值来改变其默认值,由于其值为0,为1,输出的时钟频率不一样,在定义生成时钟时,我该怎么定义分频器的输出时钟?
你也太懒了,画个清晰一点的示意图吧
set_case_analysis ?我猜的。在在后端里边有通过这个设置timing分析的时候使用不同的clk的。
我也是这么想的,但每次只能给sel设置一个值,如果这次设1,那它为0的情况又是怎样的?
我以为很清晰了,这是内部资料不能太清晰了。主要看文字说明
应该是要设置成set_case_analyse的
clk 作为root clock。生成两个generated clock clk_in.及 clk_in_r, clk_in/ clk_in_r set_clock_group 设为logical exclusive clock.
分频时钟也一样的按两种不同的generate clock设法再分频,设置clock gruop exclusive clock就行了吧。
恩,我也是初学者,不太懂,看看高人有没有其他见解吧。