从PLL输出的多个clock怎么设置其约束

hi all
外部时钟PLL_CLKIN经过PLL后产生了四个时钟给core使用,我该怎么约束这些时钟呢?
抛砖引玉,我从帖子中看到了两个答案,大家看看我分析的对不对:
1,如果输入到PLL的时钟跟PLL输出的时钟没有相位关系的话,直接在PLL的输出端定义create_clock
2.如果输入到PLL的时钟跟PLL输出的时钟有相位关系的话,在输出端定义create_generated_clock
还有一点我不太理解,如果是第一种情况的话,我是否需要用set_clock_latency -source *来模拟一下PLL的延时呢?

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