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新人不太会写约束文件

时间:10-02 整理:3721RD 点击:

1.创建时钟信号,设定频率;

2.时钟信号的source latency为30ns;

3.时钟信号的network latency为20ns;

4.时钟信号的setup uncertainty为[学号最后两位];

5.时钟信号的transition为20ns;

6.除clk之外的输入信号的最大延迟时间为80ns;

7.除clk之外输入信号使用bufbd7进行驱动;

8.所有输出信号的延迟时间为100ns;

9.输出信号连接负载电容30fF;

10.设置版图的利用率为0.8;

11.设置版图的宽长比为0.6;

12.所有的输入port在左边,输出port在右边;

请问上面标红的部分的约束该怎么写约束文件呢?图示如下:



在DC的过程中需要编写约束文件进行source,求高人指点啦

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