时钟约束求助

请问如下输出怎么进行时钟约束?
4个异步时钟的输出端，经过一个选择器输出。
该怎么对输出进行约束?

set_clock_groups -async 不就好了

只要对时钟set_clock_groups就可以了吗?output也是模块输出口，不需要加其他约束了吗?例如set_output_delay。

set_case_analysis，选择其中最快的那个时钟

4个时钟频率相同，相位不同。

分别set_case_analysis，跑4次，这总保险了